VCS2 VCS仿真的基础

针对的是timing check task，即$setuphold / $recrem / $nochange 这三种task（据我所知，有且只有这3种），如果这些timing check task中的timing limit有负值，就需要加上这个option，否则vcs会把负的timing limit当作0来处理。针对的是延时的计算，即cell内部（IOPATH）或者cell to cell间（INTERCONNECT）的延时，如果不使用这个option，vcs同样会把负的delay值当作0来处理。

Synopsys VCS编译与仿真工具

1. 一种方式是通过tcheck instance_name -xgen -disable，在sim的ucli tcl中运行，可以将不需要时序检查的violation cell不产生X而影响到时序后仿真的结果，但log中依旧会报告有时序Timing violation。2. 这里重点讲的是另一种方式，可以对特定instance设置不检查时序timing check。首先，在vcs 命令加一个+optconfigfile+file_name的命令option。

VERDI最初属于novas公司，后来被synopsys公司收购，目前VERDI与VCS都属于synopsys公司。在VCS中仿真执行的操作基本可以在VERDI中复现，且VERDI的复现方式更简单。VERDI提供了两种分析引擎来分析波形，分别是KDB和FSDB，同时提供了四种分析工具，分别是nWave（波形分析）\nSchema（原理图分析）\nTrace（源代码分析）\nFSM（有限状态机分析），其中只有nWave可以单独调起。

后仿

一，后仿平台的搭建 1，准备工作，这块主要包含一下几个的内容需要我们事先准备好： ①，后仿网表，后端提供 后仿的网表指的是，在仿真时，我们不再使用最开始的rtl代码来进行仿真，而是使用将rtl转化为真实的逻辑门电路的netlist来进行仿真，这里面会涉及到器件标准库的选择和设计的约束，这里不是我们的重点，重点是我们要拿到对应仿真模块的后仿 netlist ②，后仿反标的sdf文件，后端提供 所谓的SDF文件就是：Standard delay file，它是把布局布线过程中器件延时和线延时的信息保留

只支持Verilog和systemVerilog语言编写的工程，不支持带vhdl语言的工程编译。

-cc指定C编译器，默认使用

新建一个文件夹，将需要编译仿真的代码放到该文件夹内，这里在linux环境下创建了相关文件夹，并将全加器代码编写导入。

一、编写add.v和tb_add.v 文件结构如下 非常简单的一个模块和测试模块都非常简单。 二、手动编译 vcs +v2k tb_add.v add.v -LDFLAGS -Wl,--no-as-needed -debug_all 运行结果如下： 编译之后，文件夹中多出两个文件夹和一个simv的文件。 三、运行仿真结果 ./simv -gui 在DVE中添加WAVE，并运行仿真，得到波形图 四、总结 （1）手动仿真结果正确。 （2）vcs 编译命令解析： +v2k ：指明是verilog语