DDR3 基础知识分享

前言

DDR3 SDRAM常 简称 DDR3 是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用，特别是应用在涉及到大量数据交互的场合，比如电脑的内存条。对DDR3的读写操作大都借助IP核来完成，本次实验将采用 Xilinx公司 MIG IP核来实现DDR3读写测试。DDR3相对于SDRAM是双沿触发，读写速度快一倍。相对于DDR2有更高的运行性能和更低的电压。

提示：以下是本篇文章正文内容，下面案例可供参考

一、DDR3特点

DDR3全称第三代双倍速率同步动态随机存储器。
特点：
①掉电无法保存数据，需要周期性的刷新。
②时钟上升沿和下降沿都会传输数据。
③突发传输，突发长度Burst Length一般为8。

二、DDR3的存储

数据怎么存入到DDR3：先指定一个Bank地址，再指定行地址，最后指定列地址。
DDR3容量计算：bank数量×行数量×列数量×存储单元容量。比如：
bank address位宽为3，Row address位宽为14，Column address为10，所以它的地址大小等于即 2^3* 2^14* 2^10
=2^27=128M，数据位宽为 16bit，所以容量大小为 128M*16bit，也就是 256MByte。
DDR3的存储：bank、行地址和列地址:

三、DDR3命名

以镁光公司的DDR3为例子：MT41J 64M16 -125

从DDR3的命名，我们可以得出几点有用的信息：
①DDR3传输数据端口的位宽
800216 = 200*128
②DDR3支持的最大的时钟频率
1/tck = 1/1.25ns = 800MHZ
③DDR3传输数据的带宽

四、时钟

1、时钟类别（不要弄混淆哦）
系统时钟：MIG IP核工作时钟，一般命名为sys_clk。
参考时钟：MIG IP的参考时钟，必须为200M，命名为ref_clk
DDR3芯片工作的时钟：由FPGA输入到DDR3芯片，为差分时钟用户端时钟：MIG IP核输出给用户端的时钟，
命名为ui_clk
2、DDR3芯片工作的时钟与用户端时钟有一个比例关系：
DDR3芯片工作的频率：用户端时钟频率为4:1或者2:1，当DDR3芯片工作的时钟为800M时候，比例只能为2:1。

五、用户端接口：Native接口和AXI4接口

①Native接口

②AXI4接口

2、带宽计算(重点)
①FPGA写入数据到DDR3芯片的带宽为：800M×2×16bit
②用户端写入数据到MIG IP核的带宽为：200M ×用户端数据位宽
因为800M×2×16bit=200M ×用户端数据位宽所以用户端数据位宽为128bit

3、系统时钟system clock关于No Buffer、Single-Ended、Differential怎么选择？
系统时钟由内部时钟产生，比如经过PLL后产生的200M时钟，选择Nobuffer。
系统时钟由FPGA外部晶振产生，输入到FPGA的管脚，再输入到MIG IP核，选择Single-Ended或者Differential。
外部晶振产生的时钟为单端时钟，选择Single-Ended；
外部晶振产生的时钟为差分时钟，选择Differential；
No Buffer是什么意思？NoBuffer就是MIG IP核内部没有例化IBUF原语

3、参考时钟Reference Clock怎么选择？
如果系统时钟为200M，则选择“Use System Clock”。

六、DDR是什么？

1.功能特点

内存又可以叫做主存。是CPU能直接寻址的存储空间，由半导体器件制成。内存的特点是访问数据的速率快。内存是电脑中的主要部件，它是相对于外存而言的。我们平常使用的程序，如Windows操作系统、打字软件、游戏软件等，一般都是安装在硬盘等外存上的，但仅此是不能使用其功能的，必须把它们调入内存中运行，才能真正使用其功能，我们平时输入一段文字，或玩一个游戏，其实都是在内存中进行的。就好比在一个书房里，存放书籍的书架和书柜相当于电脑的外存，而我们工作的办公桌就是内存。通常我们把要永久保存的、大量的数据存储在外存上，而把一些临时的或少量的数据和程序放在内存上，当然内存的好坏会直接影响电脑的运行速度。

2.工作原理编辑

SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR内存则是一个时钟周期内传输两次数据，它能够在时钟的上升期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。DDR内存可以在与SDRAM相同的总线频率下达到更高的数据传输率。

3.性能特点编辑

与SDRAM相比：DDR运用了更先进的同步电路，使指定地址、数据的输送和输出主要步骤既独立执行，又保持与CPU完全同步；DDR使用了DLL(Delay Locked Loop，延时锁定回路提供一个数据滤波信号)技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数据，每16次输出一次，并重新同步来自不同存储器模块的数据。DDR本质上不需要提高时钟频率就能加倍提高SDRAM的速度，它允许在时钟脉冲的上升沿和下降沿读出数据，因而其速度是标准SDRAM的两倍。

从外形体积上DDR与SDRAM相比差别并不大，他们具有同样的尺寸和同样的针脚距离。但DDR为184针脚，比SDRAM多出了16个针脚，主要包含了新的控制、时钟、电源和接地等信号。DDR内存采用的是支持2.5V电压的SSTL2标准，而不是SDRAM使用的3.3V电压的LVTTL标准。

4.内存频率编辑

DDR内存的频率可以用工作频率和等效频率两种方式表示，工作频率是内存颗粒实际的工作频率，但是由于DDR内存可以在脉冲的上升和下降沿都传输数据，因此传输数据的等效频率是工作频率的两倍。

5. DDR发展

5.1什么是DDR1

有时候大家将老的存储技术 DDR 称为 DDR1 ，使之与 DDR2 加以区分。尽管一般是使用 “DDR” ，但 DDR1 与 DDR 的含义相同。

DDR1规格

DDR-200: DDR-SDRAM 记忆芯片在100 MHz下运行 DDR-266: DDR-SDRAM记忆芯片在133 MHz下运行 DDR-333: DDR-SDRAM 记忆芯片在166 MHz下运行 DDR-400: DDR-SDRAM 记忆芯片在200 MHz下运行（JEDEC制定的DDR最高规格） DDR-500: DDR-SDRAM 记忆芯片在250 MHz下运行（非JEDEC制定的DDR规格） DDR-600: DDR-SDRAM 记忆芯片在300 MHz下运行（非JEDEC制定的DDR规格） DDR-700: DDR-SDRAM 记忆芯片在350 MHz下运行（非JEDEC制定的DDR规格）

5.2什么是 DDR2

DDR2 是 DDR SDRAM 内存的第二代产品。它在 DDR 内存技术的基础上加以改进，从而其传输速度更快（可达 667MHZ ），耗电量更低，散热性能更优良

DDR2（Double Data Rate 2） SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据预读取）。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。

5.3DDR3与DDR2的比较

DDR3与DDR2几个主要的不同之处 ：

1.突发长度（Burst Length，BL）

由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，而对于DDR2和早期的DDR架构系统，BL=4也是常用的，DDR3为此增加了一个4bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。

2.寻址时序（Timing）

就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2～5之间，而DDR3则在5～11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0～4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。

其中DDR2 的频率对照表如下图所示。

3.DDR3新增的重置（Reset）功能

重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界很早以前就要求增加这一功能，如今终于在DDR3上实现了。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有操作，并切换至最少量活动状态，以节约电力。

在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。

4.DDR3新增ZQ校准功能

ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎（On-Die Calibration Engine，ODCE）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。

参考电压分成两个

在DDR3系统中，对于内存系统工作非常重要的参考电压信号VREF将分为两个信号，即为命令与地址信号服务的VREFCA和为数据总线服务的VREFDQ，这将有效地提高系统数据总线的信噪等级。

点对点连接（Point-to-Point，P2P）

这是为了提高系统性能而进行的重要改动，也是DDR3与DDR2的一个关键区别。在DDR3系统中，一个内存控制器只与一个内存通道打交道，而且这个内存通道只能有一个插槽，因此，内存控制器与DDR3内存模组之间是点对点（P2P）的关系（单物理Bank的模组），或者是点对双点（Point-to-two-Point，P22P）的关系（双物理Bank的模组），从而大大地减轻了地址/命令/控制与数据总线的负载。而在内存模组方面，与DDR2的类别相类似，也有标准DIMM（台式PC）、SO-DIMM/Micro-DIMM（笔记本电脑）、FB-DIMM2（服务器）之分，其中第二代FB-DIMM将采用规格更高的AMB2（高级内存缓冲器）。

面向64位构架的DDR3显然在频率和速度上拥有更多的优势，此外，由于DDR3所采用的根据温度自动自刷新、局部自刷新等其它一些功能，在功耗方面DDR3也要出色得多，因此，它可能首先受到移动设备的欢迎，就像最先迎接DDR2内存的不是台式机而是服务器一样。在CPU外频提升最迅速的PC台式机领域，DDR3未来也是一片光明。Intel预计在第二季所推出的新芯片-熊湖(Bear Lake)，其将支持DDR3规格，而AMD也预计同时在K9平台上支持DDR2及DDR3两种规格。

5.4DDR4

据介绍美国JEDEC将会在不久之后启动DDR4内存峰会，而这也标志着DDR4标准制定工作的展开。一般认为这样的会议召开之后新产品将会在3年左右的时间内上市，而这也意味着我们将可能在2011年的时候使用上DDR4内存，最快也有可能会提前到2010年。

JEDEC表示在7月份于美国召开的存储器大会MEMCON07SanJose上时就考虑过DDR4内存要尽可能得继承DDR3内存的规格。使用Single-endedSignaling( 传统SE信号)信号方式则表示64-bit存储模块技术将会得到继承。不过据说在召开此次的DDR4峰会时，DDR4 内存不仅仅只有Single-endedSignaling方式，大会同时也推出了基于微分信号存储器标准的DDR4内存。

DDR4规格

因此DDR4内存将会拥有两种规格。其中使用Single-endedSignaling信号的DDR4内存其传输速率已经被确认为1.6～3.2Gbps，而基于差分信号技术的DDR4内存其传输速率则将可以达到6.4Gbps。由于通过一个DRAM实现两种接口基本上是不可能的，因此DDR4内存将会同时存在基于传统SE信号和微分信号的两种规格产品。

根据多位半导体业界相关人员的介绍，DDR4内存将会是Single-endedSignaling( 传统SE信号)方式DifferentialSignaling( 差分信号技术 )方式并存。其中AMD公司的PhilHester先生也对此表示了确认。预计这两个标准将会推出不同的芯片产品，因此在DDR4内存时代我们将会看到两个互不兼容的内存产品。

5.5DDR5

新一代的显存会有较低的能量消耗量，且数据传输为每秒6 Gbps

我们只看到极少数的绘图卡使用gddr4显存，但三星已发布下一代的gddr5记忆体，并声称它的样本已经发向了主要的图形处理器公司。

当然，三星并不是第一家提供gddr5的样品的公司。海力士Hynix和奇梦达双方也宣布了类似的零件，但三星的记忆已经进了一步提供了数据传输速率6gb/sec ，超过标准5gb/sec 。因此，三星大胆声称它的产品为“世界上速度最快的记忆体”并且说，它的产品“能够传输移动影像及相关数据，在24千兆字节每秒。”

除了增加带宽， gddr5记忆体也比较低功耗，三星公司声称其记忆体运作，只是1.5v 。

三星是采样512MB的gddr5芯片（ 16 MB × 32 ） ， mueez 迪恩，三星绘图记忆体的市场营销主管，他说：“该记忆体将使种图形硬体的表现将推动软件开发商提供了一个新台阶眼膨化游戏。不过，我们可能要等待一段时间， gddr5成为普遍”。三星公司估计，该记忆体将成为在顶级产品细分市场中的的标准。

DDR存储器电气特性验证

几乎每一个电子设备，从智能手机到服务器，都使用了某种形式的RAM存储器。尽管闪存NAND继续流行(由于各式各样的消费电子产品的流行)，由于SDRAM为相对较低的每比特成本提供了速度和存储很好的结合，SDRAM仍然是大多数计算机以及基于计算机产品的主流存储器技术。DDR是双数据速率的SDRAM内存，已经成为今天存储器技术的选择。DDR技术不断发展，不断提高速度和容量，同时降低成本，减小功率和存储设备的物理尺寸。

随着时钟速率和数据传输速率不断增加和性能的提高，设计工程师必须保证系统的性能指标，或确保系统内部存储器和存储器控制设备的互操作性，存储器子系统的模拟信号完整性已成为设计工程师越来越多重点考虑的问题。许多性能问题，甚至在协议层发现的问题，也可以追溯到信号完整性问题上。因此，存储器的模拟信号完整性验证已经成为很多电子设计验证关键的一步。

JEDEC(电子工程设计发展联合协会)已经明确规定存储设备详细测试要求，需要对抖动、定时和电气信号质量进行验证。测试参数：如时钟抖动、建立和保持时间、信号的过冲、信号的下冲、过渡电压等列入了JEDEC为存储器技术制定的测试规范。但执行规范里的这些测试是一个很大的挑战，因为进行这些测试很可能是一个复杂而又耗时的任务。拥有正确的工具和技术，可以减少测试时间，并确保最准确的测试结果。在本应用文章中，我们将讨论针对存储器测试的解决方案，这个方案能够帮助工程师战胜挑战和简化验证过程。

信号的获取和探测

存储器验证的第一个难点问题是如何探测并采集必要的信号。JEDEC标准规定的测试应在存储器元件的BGA(球栅阵列结构的PCB)上。而FBGA封装组件包括一个焊球连接阵列(这是出于实际目的)，无法进入连接，如何进行存储器的探测呢？

一种解决方案是在PCB布线过程中设计测试点，或探测存储器元件板的背面的过孔。虽然这些测试点没有严格在“存储器元件附近”，PCB走线长度一般都比较短，对信号衰减的影响很小。当使用这种方法探测时，信号完整性通常是相当不错的，可以进行电气特性的验证。

对于这种类型应用，可以使用手持探头，但是在多个探头前端和测试点同时保持良好的电接触非常困难。

考虑到有些JEDEC的测量要求三个或更多的测试点，加上其他信号如芯片选择信号、RAS和CAS可能需要确定存储器状态，许多工程师常常选择使用焊接式探头进行连接。

泰克公司开发了一种专为这种类型的应用设计的探测解决方案。P7500系列探头有4～20GHz的带宽，是存储器验证应用的选择。图2说明了几个可用的P7500系列探头前端之一，这种探头非常适合存储器验证的应用。这些微波同轴”前端在需要多个探测前端进行焊接情况时提供了有效的解决方案，同时提供优秀的信号保真度和4GHz带宽，足已满足存储器DDR3@1600MT/s的测试需求。

P7500系列探头针对存储器测试应用的另一个优点是泰克专有的TriMode(三态)功能。这种独特的功能允许探头不但可以测试+和-差分信号，又可以测试单端信号。使用探头前端的三个焊接连接，用户就可以使用探头上控制按钮或在示波器菜单来对差分和单端探测模式之间进行切换。使用焊接探头的+连接到单端数据或地址线，使用焊接探头的-连接到另一相邻线。然后用户可以使用一个探头，通过两个单端测量模式之间切换，很容易地测量其中任何两个信号。

然而，很多情况下通过背面过孔探测信号可能不是一种好的选择。使用嵌入式存储器设计，存储器元件背面可能没有可用的板上空间。甚至很多标准的DIMM，在板的两面都有存储器元件，以增加存储密度。这种情况下，测试工程师怎样才能探测到测试点呢？

幸运的是，即使这样情况，也有探测解决方案。泰克公司与Nexus科技公司合作开发了所有标准DDR3和DDR2存储器设备转接板内插板组件。这些转接板内插板使用插槽代替存储器元件连接到被测设备。在转接板有探测的测试点，然后对齐到插槽上的位置。存储器元件再插到转接板上。图4是这种“连接”的示意图。

5.6内存双通道编辑

很多人经常将DDR/DDR2/DDR3和内存的双通道、三通道技术相混淆，事实上这是两组毫无关系的概念，DDR/X是一种内存的设计技术，而多通道内存技术是一种在主板上实现的并行内存访问技术，与使用的内存类型没有关系。两个通道甚至可以使用不同速率或访问时序的内存。

注：以上章节引用自 ddr（内存名称） - 李清龙的文章 - 知乎( DDR)