pcie读写ddr_一文详解PCIe内存空间到AXI内存空间的转换

UltraScale系列芯片包含PCIe的Gen3 Integrated Block IP核在内的多种不同功能的IP核都会有一页设置为PCIe：BARs，设置IP核的Base address register 的相关参数，如图1所示：

图1 PCIe:BARs 配置图

一般来说在FPGA中使用PCIe核都是Endpoint mode，我们的PC主机端是Rootpoint mode，一般会有一个Root Complex的混合管理器，来管理接入PCIe总线的端点设备。对于PC机来说，当PC机识别该PCIe设备后便会识别到BAR n相对应的基地址和地址空间(不过该基地址是PC机的Root Complex主动分配的，还是PCIe设备内部固定的还有疑问)。设别基本配置信息后，PC机便可以对PCIe的内存空间进行读写操作了。

而PCIe IP核本身能够引出AXI总线接口，该AXI接口是memory map 型的，所以就肯定存在自己的地址空间，本文所提的PCIe to AXI Translation便是PCIe的地址空间到AXI的地址空间的转换。

这里就图1中的BAR0来说明下PCIe to AXI Translation的转换过程。BAR0的配置为：64bit数据位宽、32kilobytes地址范围、PCIe to AXI Translation为0x0000000012340000。此时的PCIe IP核的BAR0是拓展连接到外部的AXI总线的，该总线连接到另外一个DDR4 MIG IP核，如图2所示。图中重