中国科学技术大学：《超大规模集成电路设计（VLSI）》课程教学资源（课件讲稿）第8章 高速CMOS逻辑电路设计

中国绅学我术大学 University of Science and Technology of China 第8章高速CMOS逻辑电路设计 本章目录 >8.1门延时 >8.2驱动大电容负载 >8.3逻辑努力(Logical Effort) >8.4 BiCMOS驱动器 2018-9-5 第8章高速CMOS逻辑电路设计 §8.1门延时 CMOS逻辑门的开关时间 tr=tLH VDD C Gate 与=tH tro Vout o Gnd CL 0 Figure 8.1 Output switching times 上升时间：t,=to+0C2 下降时间：tr=to+anCL 2018-9-5 第8章高速CMOS逻辑电路设计 2

2018-9-5 第8章 高速CMOS逻辑电路设计 1 第 8 章 高速 CMOS逻辑电路设计 本章目录 ¾8.1 门延时 ¾8.2 驱动大电容负载 ¾8.3 逻辑努力(Logical Effort) ¾8.4 BiCMOS驱动器 2018-9-5 第8章 高速CMOS逻辑电路设计 2 §8.1 门延时 CMOS逻辑门的开关时间 r r pCL t = t 0 +α f f nCL t = t 0 +α 上升时间： 下降时间：

§8.1门延时 1参照晶体管 喝L4 Wmin W=3Wmin (a)Minimum-size (b)3X scaled FET Figure 8.2 Unit transistor reference 最小尺寸的MOSFET 1 CGu=Co (WL) R Cpu=(CGD+CpB)u (Vpp-V) Csu=(CGs+CsB)u 2018-9-5 第8章高速CMOS逻辑电路设计 §8.1门延时 L W=3Wmin (a)Minimum-size (b)3X scaled FET Figure 8.2 Unit transistor reference 放大m倍的MOSFET R R= m Ccm=mCGm,Com≈mCu,Csn≈mCsm RnCm=R,Cn=常数 2018-9-5 第8章高速CMOS逻辑电路设计

2018-9-5 第8章 高速CMOS逻辑电路设计 3 §8.1 门延时 1 参照晶体管 ( ) 1 ' DD T u u V V L W k R ⎟ − ⎠ ⎞ ⎜ ⎝ ⎛ = Su GS SB u Du GD DB u Gu ox u C C C C C C C C WL ( ) ( ) ( ) = + = + = 最小尺寸的MOSFET 2018-9-5 第8章 高速CMOS逻辑电路设计 4 §8.1 门延时 m L u W m L W ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ = ⎠ ⎞ ⎜ ⎝ ⎛ 放大m倍的MOSFET m R R u m = CGm = mCGu CDm ≈ mCDu CSm ≈ mCSu , , RmCm = RuCu = 常数

§8.1门延时 2反相器 DD ●最小尺寸的反相器 上升时间：trw=tro+puCL 下降时间：t=tfo+amCL 中点电压： h,-'o-+ 1+vr Gnd (a)Unit Inverter 输入电容：Cm=2Cu=Cmin 2018-9-5 第8章高速CMOS逻辑电路设计 §8.1门延时 放大3倍：m=3 VDD 上升时间：t,3=tro+ 3 下降时间：tr3=to+ 3 中点电压不变： VM= DD-Vm+FVm Gnd 1+vr (b)m=3 输入电容： Ci=3Cmin 2018-9-5 第8章高速CMOS逻辑电路设计 6

2018-9-5 第8章 高速CMOS逻辑电路设计 5 §8.1 门延时 2 反相器 z最小尺寸的反相器 ru r puCL t = t 0 +α fu f nuCL t = t 0 +α 上升时间： 下降时间： r V V rV V DD Tp Tn M + − + = 1 中点电压： min 输入电容：Cin = 2Cu = C 2018-9-5 第8章 高速CMOS逻辑电路设计 6 §8.1 门延时 放大3倍：m=3 L pu tr tr C 3 3 0 α = + L nu t f t f C 3 3 0 α = + 上升时间： 下降时间： r V V rV V DD Tp Tn M + − + = 1 中点电压不变： 输入电容： Cin = 3Cmin

§8.1门延时 3与非门 VDD 最小尺寸的NAND2 3 上升时间：4=2w+aC 下降时间：tr=3tro+2 CL 输入电容：Cm=Cmim Gnd (a)Unit transistors 2018-9-5 第8章高速CMOS逻辑电路设计 §8.1门延时 放大3倍：m=3 VDD 3 上升时间：t,=一t,o+ 2 3 ■■ 2 下降时间：ty=3tro+2auCL 输入电容：Cn=3Cmin N输入放大m倍尺寸的与非门 上升时间：(=V+。+ 2 Iro+- m Gnd (b)m=3 circuit 下降时间：t,NON+l),NouC 2 -tro+ m 输入电容：Cm=mCmn 2018-9-5 第8章高速CMOS逻辑电路设计 8

2018-9-5 第8章 高速CMOS逻辑电路设计 7 §8.1 门延时 3 与非门 最小尺寸的NAND2 r r puCL t = t 0 +α 2 3 f f nuCL t = 3t 0 + 2α 上升时间： 下降时间： 输入电容： Cin = Cmin 2018-9-5 第8章 高速CMOS逻辑电路设计 8 §8.1 门延时 放大3倍：m=3 L pu tr tr C 2 3 3 0 α = + f f nuCL t t α 3 2 = 3 0 + 上升时间： 下降时间： 输入电容：Cin = 3Cmin N输入放大m倍尺寸的与非门 L pu r r C m t N t α + + = 0 2 1 L nu f f C m N t N N t α + + = 0 2 ( 1) 上升时间： 下降时间： 输入电容：Cin = mCmin

§8.1门延时 4或非门 VDD 最小尺寸的NOR2 上升时间：t,=3t,+2amC 下降时间：ty= 3 输入电容： Cn=Cmin Gnd (a)Unit transistors 2018-9-5 第8章高速CMOS逻辑电路设计 §8.1门延时 放大3倍：m=3 VDD 上升时间：t,=3t,o+ ■■ 下降时间： t=+ 2 3 输入电容：( Cn =3Cmin N输入放大m倍尺寸的或非门 上升时间：(=NW+ tro+- Na puCL 2 m Gnd W+1 下降时间：t,= (b)m=3 circuit m 输入电容：Cn=mCmn 2018-9-5 第8章高速CMOS逻辑电路设计 10

2018-9-5 第8章 高速CMOS逻辑电路设计 9 §8.1 门延时 4 或非门 最小尺寸的NOR2 r r puCL t = 3t 0 + 2α f f nuCL t = t 0 +α 2 3 上升时间： 下降时间： 输入电容： Cin = Cmin 2018-9-5 第8章 高速CMOS逻辑电路设计 10 §8.1 门延时 放大3倍：m=3 L pu tr tr C 3 2 3 0 α = + L nu t f t f C 2 3 3 0 α = + 上升时间： 下降时间： 输入电容：Cin = 3Cmin N输入放大m倍尺寸的或非门 L pu r r C m N t N N t α + + = 0 2 ( 1) L nu f f C m t N t α + + = 0 2 1 上升时间： 下降时间： 输入电容：Cin = mCmin