一种DDR指令调度方法及装置与流程

一种ddr指令调度方法及装置
技术领域
1.本技术涉及ddr控制器设计领域，尤其是涉及一种ddr指令调度方法及装置。


背景技术：

2.在soc芯片设计中，ddr控制器是设计的核心部件。ddr控制器向ddr/lpddr/gddr等芯片发出指令，写入或读取数据，其中，指令调度直接影响ddr控制器的访问效率。目前，ddr(double data rate,双倍速率同步动态随机存储器)经历了5代发展，其指令集也在逐步扩展。当前ddr指令的时序已经发展得非常复杂。例如，常用的ddr3/ddr4，有26条指令，其中直接读写数据的只有12条，另有大量指令是ddr控制器用来管理ddr存储器的页面打开、关闭、刷新、功耗等状态。这些指令之间由于pin的公用、dram实现原理等原因，它们之间有复杂的延时互斥关系。
3.传统的ddr控制器设计是让发起指令的装置自行计算延时，即一个指令后，延时一些时间，再执行下一条指令。再者，ddr控制器的大量研究都集中在数据的乱序优化、qos仲裁等方面，对ddr控制器全局的指令调度研究较少。
4.针对上述中的相关技术，发明人发现传统的ddr指令调度方式存在有无法协调不同装置之间产生的指令互斥的问题。


技术实现要素：

5.为了协调不同装置之间产生的指令互斥的问题，改善ddr控制器的访问效率，本技术提供了一种ddr指令调度方法及装置。
6.第一方面，本技术提供一种ddr指令调度方法。
7.本技术是通过以下技术方案得以实现的：
8.一种ddr指令调度方法，包括以下步骤，
9.指令仲裁控制单元获取外部总线的数据请求，并监听外部指令的仲裁结果；
10.时序管理单元根据监听的所述仲裁结果，结合定时器与ddr指令的比较结果，更新指令许可表，同时，更新所述定时器；
11.指令仲裁控制单元基于所述指令许可表，从外部总线的数据请求中选取符合条件的指令发往ddr控制器的物理层。
12.本技术在一较佳示例中可以进一步配置为：所述时序管理单元根据监听的所述仲裁结果，结合定时器与ddr指令的比较结果，更新指令许可表，同时，更新所述定时器的步骤包括，
13.根据监听的所述仲裁结果，获得各ddr指令、对应的参数及对应的状态位；
14.获取定时器当前的计数值；
15.比较所述计数值和对应的参数的大小情况；
16.若所述计数值小于或等于所述参数时，将对应的所述ddr指令的所述状态位更改为禁止；
17.若所述计数值大于所述参数时，将对应的所述ddr指令的所述状态位更改为允许。
18.本技术在一较佳示例中可以进一步配置为：还包括以下步骤，
19.若多个定时器均从同一指令开始计时，则复用同一个正定时器；
20.若一指令使用多个定时器依次计时，则复用同一个倒定时器。
21.本技术在一较佳示例中可以进一步配置为：所述指令仲裁控制单元基于所述指令许可表，从外部总线的数据请求中选取符合条件的指令发往ddr控制器的物理层时，还包括以下步骤，
22.预设指令的优先级，其中，校准指令》训练指令》刷新指令》打开bank文件指令》关闭bank文件指令》数据指令；
23.将选取的符合条件的指令按所述优先级进行排序后，依次发往ddr控制器的物理层。
24.本技术在一较佳示例中可以进一步配置为：还包括以下步骤，
25.所述ddr指令包括bank系列指令，为bank系列指令分别添加bank号和bank组；
26.将bank系列指令和对应的所述bank组和对应的所述bank号组合，合成bank指令；
27.基于所述bank指令对应的所述bank组和对应的所述bank号，判断bank指令的互斥延时情况；
28.若两条bank指令对应的所述bank组和所述bank号不同，则两条bank指令的互斥延时不同。
29.本技术在一较佳示例中可以进一步配置为：还包括以下步骤，
30.当定时器接收到指令解码的复位信号时，定时器的计数值重置为0；
31.记录复位所述定时器时仲裁的指令；
32.根据所述指令的类型，判断指令的互斥延时是否会同时发生。
33.本技术在一较佳示例中可以进一步配置为：还包括以下步骤，
34.若指令的类型相同，则判断指令的互斥延时同时发生；
35.根据指令的特性，控制指令的互斥延时的生效时间。
36.第二方面，本技术提供一种ddr指令调度装置。
37.本技术是通过以下技术方案得以实现的：
38.一种ddr指令调度装置，包括，
39.时序管理单元，用于根据监听的外部指令的仲裁结果，结合定时器与ddr指令的比较结果，更新指令许可表，同时，更新所述定时器；
40.指令仲裁控制单元，用于获取外部总线的数据请求，并监听外部指令的仲裁结果；基于所述指令许可表，从外部总线的数据请求中选取符合条件的指令发往ddr控制器的物理层。
41.第三方面，本技术提供一种计算机设备。
42.本技术是通过以下技术方案得以实现的：
43.一种计算机设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述任意一种ddr指令调度方法的步骤。
44.第四方面，本技术提供一种计算机可读存储介质。
45.本技术是通过以下技术方案得以实现的：
46.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述任意一种ddr指令调度方法的步骤。
47.综上所述，与现有技术相比，本技术提供的技术方案带来的有益效果至少包括：
48.指令仲裁控制单元获取外部总线的数据请求，并监听外部指令的仲裁结果；时序管理单元根据监听的所述仲裁结果，结合定时器与ddr指令的比较结果，更新指令许可表，同时，更新所述定时器；指令仲裁控制单元基于所述指令许可表，从外部总线的数据请求中选取符合条件的指令发往ddr控制器的物理层；以协调不同装置之间产生的指令互斥的问题，提高了ddr控制器的访问效率。
附图说明
49.图1为传统ddr控制器的设计原理图。
50.图2为本技术一个示例性实施例提供的一种ddr指令调度方法的设计原理图。
51.图3为本技术又一个示例性实施例提供的一种ddr指令调度方法的整体流程示意图。
52.图4为本技术另一个示例性实施例提供的一种ddr指令调度方法的时序管理单元的内部设计原理图。
具体实施方式
53.本具体实施例仅仅是对本技术的解释，其并不是对本技术的限制，本领域技术人员在阅读完本说明书后可以根据需要对本实施例做出没有创造性贡献的修改，但只要在本技术的权利要求范围内都受到专利法的保护。
54.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
55.另外，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，如无特殊说明，一般表示前后关联对象是一种“或”的关系。
56.参照图1，传统的ddr控制器设计,数据从外部总线输入，进行数据仲裁qos乱序优化后，输出数据访问请求序列；由一个全功能状态机产生控制整个芯片的指令序列,写入或读取数据，产生指令序列发往ddr控制器物理层，并在产生指令序列的过程中,自行计算延时，即一个指令后，延时一些时间，再执行下一条指令。
57.由于各个功能指令互相影响，一般只能由唯一的指令源，如全功能的大状态机，来产生指令序列；但实现时需通过编程一个复杂状态机作为唯一指令源装置产生指令，很难充分考虑ddr控制器的各个bank文件，以及其它功能之间各种组合情况，无法协调不同装置之间产生的指令互斥的问题，影响了ddr控制器的访问效率。
58.参照图2，因此，本技术公开了一种ddr指令调度方法，能够让大量发起指令的装置竞争，由一个时序管理单元监听外部指令的仲裁结果，并维护一个“当前时刻各个指令能否
执行”的指令许可表，指令仲裁控制单元根据指令许可表控制各个发起指令的装置是否能发起指令请求；将不同的功能划分为很多小型状态机，发起指令的装置不再进行任何计时，简化设计，消耗资源少；实现了对芯片时序参数的统一管理，协调了不同装置之间产生的指令互斥的问题，便于配置、维护和扩展；集中管理控制器中大部分定时器，便于寻找规律进行优化；发起指令的装置竞争使用芯片总线，填满芯片总线时间，提高访问性能。
59.下面结合说明书附图对本技术实施例作进一步详细描述。
60.参照图2和图3，本技术实施例提供一种ddr指令调度方法，所述方法的主要步骤描述如下。
61.指令仲裁控制单元获取外部总线的数据请求，并监听外部指令的仲裁结果；
62.时序管理单元根据监听的所述仲裁结果，结合定时器与ddr指令的比较结果，更新指令许可表，同时，更新所述定时器；
63.指令仲裁控制单元基于所述指令许可表，从外部总线的数据请求中选取符合条件的指令发往ddr控制器的物理层。
64.具体地，各个指令发起装置作为指令源，经外部总线发出数据请求。指令仲裁控制单元在任一时刻选出一个来自各个功能模块的指令发往ddr控制器的物理层实现。指令仲裁控制单元获取并仲裁各个指令发起装置(包含数据和其它功能)的数据请求。时序管理单元持续监听指令仲裁控制单元的指令的仲裁结果，并根据最后一次仲裁的指令，结合定时器与ddr时序参数的比较，更新指令许可表，作为ddr指令调度依据，同时，将所有的计算从该指令起始的延迟的定时器复位，更新定时器。指令仲裁控制单元基于指令许可表，从各个指令源的请求中选出符合条件的指令发往ddr控制器的物理层。指令许可表供各个指令发起装置使用，如果当前发起的指令对应的标志位为“允许”，则发起请求，否则则不发起请求。
65.其中，指令源指ddr控制器管理一个ddr dram芯片所必备的各种功能，比如某个bank文件的操作逻辑，或是管理ddr刷新事务的逻辑，或是管理低功耗状态的逻辑等等。在ddr控制权中需要实现多个指令源，各个指令源之间互不干扰，它们只维护自己的指令序列，并根据指令许可表来决定是否发出请求。
66.指令许可表通过事先定义，每个控制器支持的指令都在表中用1bit表示，包括允许或禁止两种状态。其中，指令包含所有的ddr规范定义的指令，以及为实现ddr控制器内部功能和ddr控制器物理层控制所需的自定义指令。在ddr控制器运行过程中，每个时钟周期都会更新指令许可表中所有指令的状态。指令许可表包括各指令及其对应的状态。
67.本实施例中，指令仲裁控制单元基于指令许可表，从外部总线的数据请求中选取指令许可表中当前为允许状态的指令发往ddr控制器的物理层。指令的发送顺序可在数据仲裁的环节根据人为设置。
68.优选地，当指令许可表中允许状态的指令至少有两条时，自定义指令的优先级，给予设定的指令更高的优先级，如active指令。
69.在一实施例中，指令仲裁控制单元的指令仲裁使用简单的优先级逻辑实现，并配有一个锁定位。当指令发起装置不希望被其它装置的指令插入自身指令序列时，可以通过保持锁定位为高位来阻止其它装置获得仲裁，直到完成自身序列后再拉低锁定位，以确保不被其它装置的指令插入自身指令序列。只有当前获得仲裁的指令发起装置的锁定位为低
位时，才能重新进行新一轮的仲裁。
70.参照图4，在一实施例中，所述时序管理单元根据监听的所述仲裁结果，结合定时器与ddr指令的比较结果，更新指令许可表，同时，更新所述定时器的步骤包括，
71.根据监听的所述仲裁结果，获得各ddr指令、对应的参数及对应的状态位；
72.获取定时器当前的计数值；
73.比较所述计数值和对应的参数的大小情况；
74.若所述计数值小于或等于所述参数时，将对应的所述ddr指令的所述状态位更改为禁止；
75.若所述计数值大于所述参数时，将对应的所述ddr指令的所述状态位更改为允许。
76.具体地，时序管理单元由一个指令解码、多个定时器和多个比较器组成。本实施例中，时序管理单元可以由一个指令解码、两个定时器和两个比较器组成。
77.通过指令解码持续监听ddr控制器外部指令的仲裁结果，根据最后一次仲裁结果对应的指令，将所有的以该指令为起点的延时的定时器复位。因定时器以同一指令为起点，故采用正定时器。当定时器的计数值未达到最大值时，便递增；当定时器接收到指令解码的复位信号时，定时器的计数值重置为0。通过比较器，将定时器的计数值与ddr指令对应的参数做比较。
78.其中，ddr指令对应的参数为时序参数，时序参数可以为常数或者从由软件配置的寄存器读取获得。
79.当获取的定时器的计数值小于或等于ddr时序参数时，指令许可表中该指令对应的位变为“禁止”，若所述计数值大于ddr时序参数时，将对应的ddr指令的状态位更改为“允许”，以更新指令许可表。
80.在一实施例中，所述指令仲裁控制单元基于所述指令许可表，从外部总线的数据请求中选取符合条件的指令发往ddr控制器的物理层时，还包括以下步骤，
81.预设指令的优先级，其中，校准指令》训练指令》刷新指令》打开bank文件指令》关闭bank文件指令》数据指令；
82.将选取的符合条件的指令按所述优先级进行排序后，依次发往ddr控制器的物理层。
83.具体地，由于dram功能间的地位是不一样的，因而指令仲裁环节不需要考虑控制指令和数据指令之间的公平性。本实施例中，预设指令的优先级，确定优先级：校准指令》训练指令》刷新指令》打开bank文件指令》关闭bank文件指令》数据指令，进而当指令许可表中允许状态的指令至少有两条时，仲裁的指令发送顺序可以依据指令的优先级进行发送，使不同装置之间产生的指令能够有序发往ddr控制器物理层实现，提高了ddr控制器的指令调度效率。
84.进一步地，ddr中存在很多与bank相关的指令，这些指令会直接影响部分bank指令的状态。对于这些bank相关的指令，存在三类延时：1、同bank的指令之间的延时；2、不同bank的指令之间延时。故为了便于控制bank指令的时延，采用下述技术方案：
85.所述ddr指令包括bank系列指令，为bank系列指令分别添加bank号和bank组；
86.将bank系列指令和对应的所述bank组和对应的所述bank号组合，合成bank指令；
87.基于所述bank指令对应的所述bank组和对应的所述bank号，判断bank指令的互斥
延时情况；
88.若两条bank指令对应的所述bank组和所述bank号不同，则两条bank指令的互斥延时不同。
89.具体地，对于与dram的bank相关的指令，会添加bank号和bank组信息合成多条指令，通过为bank系列指令编号和分组，将各bank指令分别与bank号、bank组结合在一起，将原生指令和bank组和bank号结合，形成多条独立的指令，以便于控制bank指令的时延。例如，将act指令、bank组和bank号结合形成act00、act01等，如表1中的ddr3延时互斥表：
90.表1
[0091][0092]
从上表可以看到，指令许可表包括act指令、pre指令、每个bank的act指令和pre指令等。通过判断相邻两次操作是否具有相同的bank号和bank组，即可判断对应指令的互斥延时是否不一样。相同bank的act指令到pre指令和不同bank的act指令到pre指令的延时是不一样的，进而可以借助指令许可表对bank指令的时延进行统一控制。
[0093]
在一实施例中，若多个定时器均从同一指令开始计时，则复用同一个正定时器；若一指令使用多个定时器依次计时，则复用同一个倒定时器。
[0094]
具体地，因各种指令间存在大量的组合关系，对应了大量延时参数，故通过集中管理，借助定时器的去除冗余和合并的操作，达到优化定时器的目的。例如，一些从ddr功能上看永远不会同时发生的延时，可以分时复用定时器。通过记录上一次复位该定时器时裁决的指令，根据这个指令的不同，将对应的定时器解释为不同的含义。对于一些起点相同，即从同一个指令开始计时的延时，可以使用同一个定时器实现，通过将定时器的输出值与这些有关联的多个时序参数比较，输出多个结果；以简化设计，减少资源消耗，也便于集中管理定时器，便于寻找规律进行ddr指令调度优化。
[0095]
在一实施例中，当定时器接收到指令解码的复位信号时，定时器的计数值重置为0；
[0096]
记录复位所述定时器时仲裁的指令；
[0097]
根据所述指令的类型，判断指令的互斥延时是否会同时发生。
[0098]
若指令的类型相同，则判断指令的互斥延时同时发生；
[0099]
根据指令的特性，控制指令的互斥延时的生效时间。
[0100]
具体地，指令的类型相同bank的act指令和pre指令、不同bank的act指令和pre指令。若指令的类型相同，即为相同bank的act指令和pre指令，此时判断指令的互斥延时同时发生，并根据指令的特性，结合jedec固态技术协会发布的协议标准，根据人为经验设置指令的互斥延时的生效时间。
[0101]
综上所述，一种ddr指令调度方法通过指令仲裁控制单元获取外部总线的数据请
求，并监听外部指令的仲裁结果；时序管理单元根据监听的所述仲裁结果，结合定时器与ddr指令的比较结果，获得指令许可表，同时，更新所述定时器；指令仲裁控制单元基于所述指令许可表，从外部总线的数据请求中选取符合条件的指令发往ddr控制器的物理层；以协调不同装置之间产生的指令互斥的问题，提高了ddr控制器的访问效率，具体的有益效果包括：
[0102]
1、将不同的功能划分为很多小型状态机，简化设计；
[0103]
2、让很多有发起指令能力的装置竞争使用dram芯片总线，以填满dram芯片总线时间，提高性能；
[0104]
3、发起指令的逻辑不再进行任何计时，设计简洁，消耗资源少；
[0105]
4、时序管理装置实现了对dram芯片时序参数的统一管理，便于配置、维护和扩展；
[0106]
5、时序管理装置集中了控制器中绝大部分定时器，便于寻找规律进行优化。
[0107]
应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。
[0108]
本技术实施例还提供一种ddr指令调度装置，该一种ddr指令调度装置与上述实施例中一种ddr指令调度方法一一对应。该一种ddr指令调度装置包括，
[0109]
时序管理单元，用于根据监听的外部指令的仲裁结果，结合定时器与ddr指令的比较结果，更新指令许可表，同时，更新所述定时器；
[0110]
指令仲裁控制单元，用于获取外部总线的数据请求，并监听外部指令的仲裁结果；基于所述指令许可表，从外部总线的数据请求中选取符合条件的指令发往ddr控制器的物理层。
[0111]
关于一种ddr指令调度装置的具体限定可以参见上文中对于一种ddr指令调度方法的限定，在此不再赘述。上述一种ddr指令调度装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
[0112]
在一个实施例中，提供了一种计算机设备，该计算机设备可以是服务器。该计算机设备包括通过系统总线连接的处理器、存储器、网络接口和数据库。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现上述任意一种ddr指令调度方法。
[0113]
在一个实施例中，提供了一种计算机可读存储介质，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时实现以下步骤：
[0114]
指令仲裁控制单元获取外部总线的数据请求，并监听外部指令的仲裁结果；
[0115]
时序管理单元根据监听的所述仲裁结果，结合定时器与ddr指令的比较结果，获得指令许可表，同时，更新所述定时器；
[0116]
指令仲裁控制单元基于所述指令许可表，从外部总线的数据请求中选取符合条件
的指令发往ddr控制器的物理层。
[0117]
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本技术所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)或闪存。易失性存储器可包括随机存取存储器(ram)或者外部高速缓冲存储器。作为说明而非局限，ram以多种形式可得，诸如静态ram(sram)、动态ram(dram)、同步dram(sdram)、双数据率sdram(ddrsdram)、增强型sdram(esdram)、同步链路(synchlink)dram(sldram)、存储器总线(rambus)直接ram(rdram)、直接存储器总线动态ram(drdram)、以及存储器总线动态ram(rdram)等。
[0118]
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述系统的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。